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Verilog
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`timescale 1ns / 1ps
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// Company:
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// Engineer:
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// Create Date: 2026/03/22 18:53:43
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// Design Name:
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// Module Name: pulse_freq_10ms
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// Project Name:
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// Target Devices:
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// Tool Versions:
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// Description:
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// Dependencies:
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// Revision:
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// Revision 0.01 - File Created
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// Additional Comments:
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`timescale 1ns / 1ps
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module pulse_freq_10ms #(
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parameter CLK_FREQ = 50_000_000, // 系统时钟频率（Hz），默认50MHz
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parameter WINDOW_MS = 10 // 测量时间窗口（ms），默认10ms
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) (
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input clk, // 系统时钟
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input rst_n, // 异步复位，低有效
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input vin, // 输入方波
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output reg [19:0] freq, // 时间窗口内脉冲计数（如果为1302，就是130.2k）
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output reg valid // 测量完成有效脉冲
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);
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// 计算窗口计数最大值
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localparam WINDOW_CNT = (CLK_FREQ / 1000) * WINDOW_MS - 1;
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reg [31:0] cnt_window; // 窗口计时器（使用32位以防大数值）
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reg [19:0] pulse_cnt; // 脉冲计数器
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reg vin_sync1, vin_sync2;
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wire vin_rise;
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// 边沿检测
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always @(posedge clk) begin
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vin_sync1 <= vin;
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vin_sync2 <= vin_sync1;
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end
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assign vin_rise = vin_sync1 & ~vin_sync2;
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// 核心逻辑：窗口计数 + 脉冲计数 + 锁存输出
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always @(posedge clk or negedge rst_n) begin
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if (!rst_n) begin
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cnt_window <= 0;
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pulse_cnt <= 0;
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valid <= 0;
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end else begin
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valid <= 0; // 默认无效
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if (cnt_window == WINDOW_CNT) begin // 窗口时间到
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freq <= pulse_cnt; // 输出计数值
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valid <= 1;
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cnt_window <= 0;
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pulse_cnt <= 0;
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end else begin
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cnt_window <= cnt_window + 1;
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if (vin_rise) pulse_cnt <= pulse_cnt + 1;
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end
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end
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end
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endmodule |