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4.0 KiB
Verilog
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Verilog
//+FHDR--------------------------------------------------------------------------------------------------------
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// 增加一个新寄存器：
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// SECTION A: 添加 localparam ADDR_NEW = 16'hXX;。
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// SECTION B: 声明 wire sel_new, we_new, [31:0] reg_new;。
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// SECTION C: 增加译码逻辑：assign sel_new = (reg_idx == ADDR_NEW >> 2);。
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// SECTION D: 调用底层库，例如 sirv_gnrl_dfflr #(32) new_dff (we_new, wrdata, reg_new, clk, rst_n);。
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// SECTION F: 在 always 块中加入 else if (sel_new) rddata_reg = reg_new;。
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// SECTION G: 将 reg_new 映射给模块的输出端口。
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//-FHDR--------------------------------------------------------------------------------------------------------
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module system_regfile # (
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parameter CHIPCODE = 32'hDA400801,
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parameter MFDATE = 32'h20260510
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)(
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// [BLOCK 0] 系统与总线接口
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input clk, // 时钟
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input rst_n, // 异步复位 (低有效)
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input [31:0] wrdata, // 总线写数据
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input wren, // 写使能
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input [24:0] rwaddr, // 地址 (Byte Address)
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input rden, // 读使能
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output [31:0] rddata // 总线读数据
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);
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// [SECTION A] 地址偏移定义 (Localparams)
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localparam TESTR = 16'h00, DATER = 16'h04;
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// [SECTION B] 内部连线声明 (Wires)
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// 寄存器选择信号 (Enable Wires)
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wire sel_testr, sel_dater;
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// 写使能信号 (Write Enable Wires)
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wire we_testr, we_dater;
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// 寄存器存储连线 (Storage Wires)
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wire [31:0] testr, dater;
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// [SECTION C] 译码逻辑 (Decoding)
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assign sel_testr = (rwaddr[15:0] == TESTR );
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assign sel_dater = (rwaddr[15:0] == DATER );
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// 写使能分配
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assign we_testr = sel_testr & wren;
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assign we_dater = sel_dater & wren;
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// [SECTION D] 寄存器实例化 (Storage Implementation)
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// --- 通用与测试寄存器 ---
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sirv_gnrl_dfflrd #(32) testr_dff (32'h01234567, we_testr, wrdata[31:0], testr, clk, rst_n);
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sirv_gnrl_dfflrd #(32) sfrtr_dff (32'd20270403, we_dater, wrdata[31:0], dater, clk, rst_n);
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// [SECTION E] 特殊业务逻辑 (Business Logic)
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// LVDS 实时状态寄存器
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// sirv_gnrl_dffr #(8) lvdssr_inst ({link_down, train_ready, crc_error_r, phase_adj_req_r, phase_tap[2:0], prefilling}, lvdssr, clk, rst_n);
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// [SECTION F] 读回逻辑 (Readback Mux)
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reg [31:0] rddata_reg;
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always @(*) begin
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rddata_reg = 32'b0;
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if (sel_testr) rddata_reg = testr;
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else if (sel_dater) rddata_reg = dater;
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end
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sirv_gnrl_dfflr #(32) rddata_out_dff (rden, rddata_reg, rddata, clk, rst_n);
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// [SECTION G] 输出映射 (Output Assignments)
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// assign sys_soft_rstn = sys_soft_rstn_r;
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// assign sync_oen = syncr[18];
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// assign nco_clr = ncoctrlr[2];
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// assign nco_en = ncoctrlr[1] & doselr[2];
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// assign p2a_en = ncoctrlr[0] & doselr[2];
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endmodule |