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Verilog
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Verilog
`timescale 1ns / 1ps
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// Company:
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// Engineer:
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// Create Date: 2026/04/03 22:09:36
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// Design Name:
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// Module Name: tb_diginal_top
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// Project Name:
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// Target Devices:
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// Tool Versions:
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// Description:
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// Dependencies:
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// Revision:
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// Revision 0.01 - File Created
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// Additional Comments:
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module tb_diginal_top();
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reg clk;
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reg rst_n;
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wire uart_tx;
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reg uart_rx;
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parameter CLK_PERIOD = 20; // 50MHz
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parameter BAUD = 115200; // 提高波特率加快仿真
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localparam BIT_TIME = 1_000_000_000 / BAUD; // 计算1比特持续的ns数
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initial clk = 0;
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always #(CLK_PERIOD/2) clk = ~clk;
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digital_top u_digital_top(
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.clk(clk),
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.rst_n(rst_n),
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.uart_rx(uart_rx),
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.uart_tx(uart_tx)
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);
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// 模拟上位机：字节发送任务 (Serial UART TX)
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// ============================================================
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task send_byte;
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input [7:0] data;
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integer i;
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begin
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uart_rx = 0; // 起始位
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#(BIT_TIME);
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for (i = 0; i < 8; i = i + 1) begin
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uart_rx = data[i]; // 数据位 (LSB first)
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#(BIT_TIME);
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end
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uart_rx = 1; // 停止位
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#(BIT_TIME);
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#(BIT_TIME); // 字节间隙
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end
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endtask
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// 发送 32 位数据 (拆分为 4 个字节)
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task send_32bit;
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input [31:0] data;
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begin
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// 注意：这里发送顺序要和你的串口接收模块端序一致
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// 假设小端发送：先发 [7:0]
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send_byte(data[7:0]);
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send_byte(data[15:8]);
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send_byte(data[23:16]);
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send_byte(data[31:24]);
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end
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endtask
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integer file_ptr;
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integer status;
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reg [63:0] temp_cmd;
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reg [31:0] temp_data;
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initial begin
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// 初始化
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rst_n = 0;
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uart_rx = 1;
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#(CLK_PERIOD * 10);
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rst_n = 1;
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#(CLK_PERIOD * 100);
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// 打开测试文件
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file_ptr = $fopen("D:/shortname/thermometer/try/test_cases.txt", "r");
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if (file_ptr == 0) begin
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$display("====Error: can not open test_cases.txt file!===");
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$finish;
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end
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$display("======= Begin Send Case =======");
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while (!$feof(file_ptr)) begin
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// 尝试读取一行（先尝试按 64 位 CMD 读取）
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status = $fscanf(file_ptr, "%h\n", temp_cmd);
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if (status == 1) begin
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if (temp_cmd > 64'hFFFF_FFFF) begin
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// 如果读到的是 64 位，认为是 CMD
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$display("[%t] Send command frame: 0x%h", $time, temp_cmd);
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send_32bit(temp_cmd[63:32]); // 先发高32位
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send_32bit(temp_cmd[31:0]); // 再发低32位
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end else begin
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// 如果读到的是 32 位，认为是 DATA
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$display("[%t] Send data stream: 0x%h", $time, temp_cmd[31:0]);
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send_32bit(temp_cmd[31:0]);
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end
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|
end
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#(BIT_TIME * 20); // 指令/数据组之间的间隔
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end
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$display("======= All Cases Sent =======");
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$fclose(file_ptr);
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#(BIT_TIME * 200);
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$stop;
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end
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endmodule
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