核对完pin描述和位置

.gitignore

@@ -1,2 +1,3 @@
 script/读出子系统IDS表.xls
-读出芯片用户使用手册.pdf
+读出芯片用户使用手册.html
+pin_loc.xlsx

ids/读出子系统IDS表.json

@@ -267,12 +267,12 @@
                     "SYS_REG": {
                         "StartAddress": "0x00000000",
                         "Size": "64B",
-                        "Info": "读出系统ADC和DAC配置"
+                        "Info": "读出系统整体寄存器配置"
                     },
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+                        "Info": "读出系统ADC和DAC配置"
                     },
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@@ -288,12 +288,12 @@
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@@ -309,12 +309,12 @@
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+                        "Info": "读出系统整体寄存器配置"
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+                        "Info": "读出系统ADC和DAC配置"
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@@ -330,12 +330,12 @@
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+                        "Info": "读出系统整体寄存器配置"
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                     "SYS_ANA": {
                         "StartAddress": "0x00100000",
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+                        "Info": "读出系统ADC和DAC配置"
                     },
                     "SYS_PLL": {
                         "StartAddress": "0x01F00000",
@@ -5538,8 +5538,8 @@
                         "ResetValue": -200,
                         "Range": {
                             "value": [
-                                "-1300",
-                                "-200"
+                                "-1100",
+                                "-300"
                             ],
                             "type": "list"
                         },

pin_loc.csv

@@ -0,0 +1,14 @@
+,1,2,3,4,5,6,7,8,9,10,11,12,13
+A,DGND,LOC_LVCMOS<22>,LOC_LVCMOS<9>,LOC_LVCMOS<1>,IO_VDD,PI_CHIP_ID<0>,DGND,LOC_LVCMOS<0>,AVDD_ENCODER,AGND,AVDD_P2S,PLL_VREF520,AGND
+B,LOC_LVCMOS<19>,PO_DEBUG_OUT,DGND,LOC_LVCMOS<7>,IO_VDD,DGND,LOC_LVCMOS<3>,PI_CHIP_ID<1>,AGND,AVDD_ENCODER,AVDD_P2S,AGND,DAC_VOUTP
+C,PO_MISO,DGND,PO_INTR_IRQ_N,DGND,IO_VDD,LOC_LVCMOS<4>,LOC_LVCMOS<2>,DGND,DAC_DVDD,DAC_AVDD18,AGND,AGND,DAC_VOUTN
+D,DGND,PI_MOSI,LOC_LVCMOS<18>,PO_PUMP_EN,IO_VDD,LOC_LVCMOS<8>,DGND,DGND,DAC_DVDD,AGND,DAC_AVDD18,RES_2K,AGND
+E,PI_PB_RST_N,LOC_LVCMOS<15>,LOC_LVCMOS<17>,DGND,DGND,DGND,LOC_LVCMOS<6>,LOC_LVCMOS<5>,AGND,PLL_VDD18,BIAS_CAP,DAC_VBIAS_IREF_RES,AGND
+F,DGND,AWG_GPIO<3>,DGND,PI_SCLK,DIG_VDD,LOC_LVCMOS<20>,PO_READ_REQ_N,LOC_LVCMOS<21>,PLL_VDD18,AGND,PORT_BIAS_TB,AGND,CLK_REF_N
+G,AWG_GPIO<2>,DGND,LOC_LVCMOS<13>,LOC_LVCMOS<14>,DIG_VDD,LOC_LVCMOS<16>,PI_CSN,DGND,PLL_DVDD,PLL_VDD,VREF500IN,AGND,CLK_REF_P
+H,LOC_LVCMOS<11>,LOC_LVCMOS<10>,AWG_GPIO<0>,DGND,DIG_VDD,AWG_GPIO<1>,LOC_LVCMOS<12>,DGND,PLL_DVDD,AGND,PLL_VDD,CP_OUT,AGND
+J,DGND,DAQ_GPIO<3>,DGND,LOC_LVCMOS<24>,DIG_VDD,LOC_LVCMOS<25>,LOC_LVCMOS<29>,DGND,VCO_VDD,VCO_VDD,AGND,VCTRL,AGND
+K,LOC_LVCMOS<23>,LOC_LVCMOS<26>,LOC_LVCMOS<27>,LOC_LVCMOS<28>,DGND,LOC_LVCMOS<30>,DAQ_GPIO<2>,DGND,ADC_DVDD,AGND,ADC_VDD18,AGND,ADC_VINP
+L,DAQ_GPIO<1>,DAQ_GPIO<0>,DGND,DGND,LOC_LVCMOS<31>,PI_SYNC_IN,DGND,DGND,ADC_DVDD,ADC_VDD,ADC_VDD18,AGND,ADC_VINN
+M,DGND,DGND,RSLT_PUSH_P,RSLT_PUSH_N,DGND,DGND,GLB_FB_RX_P,GLB_FB_RX_N,DGND,ADC_VDD,ADC_VR350,ADC_VBIAS_IREF_RES,AGND
+N,GLB_FB_TX_P,GLB_FB_TX_N,DGND,DGND,LVDSTX_CLKP,LVDSTX_CLKN,DGND,DGND,DGND,AGND,ADC_VR850,ADC_REF_SENSE,AGND

pin_name.csv

@@ -0,0 +1,56 @@
+Pin Number,Pin Name,Pin Type,DISCRIPTION
+F4,PI_SCLK,I/数字, spi芯片时钟，接4.7k上拉电阻到I/O电源
+C1,PO_MISO,O/数字, spi数据输出，接4.7k上拉电阻到I/O电源
+D2,PI_MOSI, I/数字, spi数据输入，接4.7k上拉电阻到I/O电源
+G7,PI_CSN, I/数字, spi芯片片选，接4.7k上拉电阻到I/O电源
+C3,PO_INTR_IRQ_N,OD/数字,数字开漏输出，上拉接控制器，异常请求低有效
+B8 A6,PI_CHIP_ID[1:0],I/数字,读出芯片的ID编号，可通过200欧电阻接I/O电源或地来设置芯片ID编号。
+L6,PI_SYNC_IN,I/数字,芯片同步触发信号，高有效
+N5,LVDSTX_CLKP,O/数字,测试时钟输出
+N6,LVDSTX_CLKN,^,^
+E1,PI_PB_RST_N,I/数字,芯片复位信号，低有效
+F5 G5 H5 J5,DIG_VDD,POWER,数字模块1.0V电源，过流需大于2000mA，需要去耦。
+A5 B5 C5 D5,IO_VDD,POWER,数字模块1.8V电源，过流需大于1000mA，需要去耦。
+A1 A7 B3 B6 C2 C4 C8 D1 D7 D8 E4 E5 E6 F1 F3 G2 G8 H4 H8 J1 J3 J8 K5 K8 L3 L4 L7 L8 M1 M2 M5 M6 M9 N3 N4 N7 N8 N9,DGND,GROUND,数字地
+A9 B10,AVDD_ENCODER,POWER,DAC模拟1.0V编码器供电，过流需大于400mA，可与其它DAC模拟1.0V共用电源轨道，磁珠隔离，需要去耦。
+A11 B11,AVDD_P2S,POWER,DAC模拟1.0V并转串供电，过流需大于150mA，可与其它DAC模拟1.0V共用电源轨道，磁珠隔离，需要去耦。
+C10 D11,DAC_AVDD18,POWER,DAC模拟1.8V供电，过流需大于120mA，需要去耦。
+C9 D9,DAC_DVDD,POWER,DAC数字1.0V电源，过流需大于50mA，可与DIG_VDD共电源轨道，磁珠隔离，需要去耦。
+E10 F9,PLL_VDD18,POWER,PLL模拟1.8V电源，过流需大于50mA，需要去耦。
+G10 H11,PLL_VDD,POWER,PLL模拟1.0V电源，过流需大于50mA，可与其它PLL模拟1.0V供电共用电源轨道，磁珠隔离，需要去耦。
+J9 J10,VCO_VDD,POWER,VCO模拟1.0V电源，过流需大于50mA，可与其它PLL模拟1.0V供电共用电源轨道，磁珠隔离，需要去耦。
+G9 H9,PLL_DVDD,POWER,PLL数字1.0V供电，过流需大于50mA，可与DIG_VDD共电源轨道，磁珠隔离，需要去耦。
+K9 L9,ADC_DVDD,POWER,ADC数字1.0V电源，过流需大于100mA，可与DIG_VDD共电源轨道，磁珠隔离，需要去耦。
+K11 L11,ADC_VDD18,POWER,ADC模拟1.8V电源，过流需大于200mA，需要去耦。
+L10 M10,ADC_VDD,POWER,ADC模拟1.0V电源，过流需大于400mA，需要去耦。
+A10 A13 B9 B12 C11 C12 D10 D13 E9 E13 F10 F12 G12 H10 H13 J11 J13 K10 K12 L12 M13 N10 N13,AGND,GROUND,模拟地
+L5 K6 J7 K4 K3 K2 J6 J4 K1 A2 F8 F6 B1 D3 E3 G6 E2 G4 G3 H7 H1 H2 A3 D6 B4 E7 E8 C6 B7 C7 A4 A8,LOC_LVCMOS[31:0],POWER,loc_lvcmos[q\*2+1:q\*2]为解模频点q的反馈结果，00、01、10、11电平分别对应0、1、2态和未定义态
+M3,RSLT_PUSH_P,O/数字,采集结果数据发送接口
+M4,RSLT_PUSH_N,^,^
+F7,PO_READ_REQ_N,OD/数字,数字开漏输出，上拉接控制器，读请求低有效
+M7,GLB_FB_RX_P,I/数字,反馈结果数据接收接口
+M8,GLB_FB_RX_N,^,^
+N1,GLB_FB_TX_P,O/数字,反馈结果数据发送接口
+N2,GLB_FB_TX_N,^,^
+J2 K7 L1 L2,DAQ_GPIO[3:0], IO/数字, daq预留GPIO
+D4,PO_PUMP_EN,O/数字,Pump使能信号输出
+B2,PO_DEBUG_OUT,O/数字,PLL模块模拟地，采用全局地GND
+F2 G1 H6 H3,AWG_GPIO[3:0],IO/数字, awg预留GPIO
+B13,DAC_VOUTP,O/模拟,DAC模拟输出
+C13,DAC_VOUTN,^,^
+E12,DAC_VBIAS_IREF_RES,POWER,偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。
+G11,VREF500IN,POWER,DAC外部500 mV参考，需要去耦
+G13,CLK_REF_P,I/模拟,参考/采样时钟输入
+F13,CLK_REF_N,^,^
+A12,PLL_VREF520,I/模拟,PLL外部520 mV参考电压，需要去耦
+H12,CP_OUT,O/模拟,PLL电荷泵电压输出
+J12,VCTRL,I/模拟,PLL内部VCO控制电压
+E11,BIAS_CAP,/,PLL偏置去耦，接片外电容100n电容
+D12,RES_2K,/,PLL接片外电阻2K
+F11,PORT_BIAS_TB,O/模拟,PLL加滤波电容，10uF*1，1uF*1，0.1uF*3
+K13,ADC_VINP,I/模拟,ADC模拟输入信号
+L13,ADC_VINN,^,^
+N11,ADC_VR850,I/模拟,ADC外部850 mV参考，需要去耦
+M11,ADC_VR350,I/模拟,ADC外部350 mV参考，需要去耦
+N12,ADC_REF_SENSE,I/模拟,ADC 带隙电压内外部切换，1.8 V选择内部，0.52V选择外部
+M12,ADC_VBIAS_IREF_RES,O/模拟,ADC偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。

读出芯片用户使用手册.md

@@ -1,3 +1,17 @@
+---
+export_on_save:
+  html: true
+
+html:
+  toc: true
+  embed_local_images: true
+  embed_svg: true
+
+title: 读出子系统历史无关功能配置项
+author: 郭成
+date: 
+---
+
 # 宣传页封面
 
 ## 主要特点
@@ -25,8 +39,11 @@ RBPU16是一款用于量子比特态信息读出的一款SoC芯片，
 TODO
 
 # 3. 管脚描述
-TODO
+芯片配置，顶视图
+![pin_map](assets/pin_map.png)
 
+芯片管脚描述如下
+@import "pin_name.csv"
 # 4. 典型性能特点
 
 # 5. 专业术语
@@ -148,6 +165,24 @@ SPI的通信协议如下图所示：
 # 7. 应用注意
 
 ## 7.1 模拟接口
+### 7.1.1 DAC输出接口
+DAC输出0-12 GHz信号，内部为50Ω电阻网络，
+外部差分270 nH电感到地，然后经巴伦差分转单端，注意传输线阻抗匹配。
+参考电路如下图所示：
+
+### 7.1.2 ADC输入接口
+
+### 7.1.3 时钟输入接口
+
+
+### 7.1.4 环路滤波器
+使用内部PLL时，外接滤波器结构如图所：
+
+
+### 7.1.5 基准电压输入
+此端口的外接电阻决定了基准电流源的大小。其中，
+ADC_VBIAS_IREF_RES端口要求外接电阻5.2 K到地，
+DAC_VBIAS_IREF_RES端口要求外接电阻5 K到地。两者都并接电容0.47uF。
 
 ## 7.2 启动顺序
 为了确保芯片正常工作，需要满足以下启动顺序要求：
@@ -199,6 +234,17 @@ MCU运行到退出指令后，退出运行并进入空闲状态。
 则只能在MCU运行结束后通过等待一定的时间，
 通过检测是否有数据返回来判断实验是否完成。
 
+在为读出芯片设置好采集数据请求阈值后，
+当采集到的数据大于等于阈值便会触发一次读数据请求。
+由于读出芯片通过LVDS接口回传数据，
+持续进行实验时，为了避免缓存写满，
+需要确保数据产生速率和数据回传速率匹配。
+以获取解模IQ数据为例：
+设T为数据产生时间间隔，N为每次读取的Qubit数量，
+F为LVDS的有效速率，触发间隔时间需要满足以下公式：
+$$T > \frac{64*N}{F}$$
+
+
 ## 7.4 异常处理
 
 INT_STATUS寄存器是INT_MASK与对应实际输入状态按位相与再与INS_STATUS本身按位或运算的结果，需要通过命令清零。
@@ -221,8 +267,7 @@ MCU模块仅能够访问模块内部的控制器指令、控制器数据和寄
 * 注3：匹配滤波器参数和匹配滤波器权重分别对应FPGA和ASIC平台，
 FPGA平台受限于计算资源有限，采用系数直接存储的方案，
 需要额外配置0x580000地址数据，此时0x500000地址中仅包络参数有效。
-
-
+* 注4：系统状态配置、模拟配置状态、PLL配置状态属于运维寄存器，实验时禁止修改。实验只需要修改DAQ配置状态和AWG配置状态。
 
 ## 8.2 操作码字定义
 
@@ -237,3 +282,10 @@ FPGA平台受限于计算资源有限，采用系数直接存储的方案，
 相应的驱动软件配置文件参考[读出芯片IDS表](ids/读出子系统IDS表.json)。
 
 # 9. 芯片尺寸
+
+![chip_size](assets/chip_size.png)
+
+*	焊球中心间距1mm
+* 焊球大小0.5mm
+* 焊球数量13*13=196个
+* 基板大小：1.4cm*1.4cm