rbpu_datasheet/pin_name.csv

1	Pin Number	Pin Name	Pin Type	DISCRIPTION
2	F4	PI_SCLK	I/数字	spi芯片时钟，接4.7k上拉电阻到I/O电源
3	C1	PO_MISO	O/数字	spi数据输出，接4.7k上拉电阻到I/O电源
4	D2	PI_MOSI	I/数字	spi数据输入，接4.7k上拉电阻到I/O电源
5	G7	PI_CSN	I/数字	spi芯片片选，接4.7k上拉电阻到I/O电源
6	C3	PO_INTR_IRQ_N	OD/数字	数字开漏输出，上拉接控制器，异常请求低有效
7	B8 A6	PI_CHIP_ID[2]	I/数字	读出芯片的ID编号，可通过200欧电阻接I/O电源或地来设置芯片ID编号。
8	L6	PI_SYNC_IN	I/数字	芯片同步触发信号，高有效
9	N5	LVDSTX_CLKP	O/数字	测试时钟输出
10	N6	LVDSTX_CLKN	^	^
11	E1	PI_PB_RST_N	I/数字	芯片复位信号，低有效
12	F5 G5 H5	DIG_VDD	POWER	数字模块1.0V电源
13	B5 C5 D5	IO_VDD	POWER	数字模块1.8V电源
14	A1 A5 A7 B3 B6 C2 C4 C8 D1 D7 D8 E4 E5 E6 F1 F3 G2 G8 H4 H8 J1 J3 J5 J8 K5 K8 L3 L4 L7 L8 M1 M2 M5 M6 M9 N3 N4 N7 N8 N9	DGND	GROUND	数字地
15	A9 B10	AVDD_ENCODER	POWER	DAC模拟1.0V编码器供电，可与其它DAC模拟1.0V共用电源轨道，磁珠隔离
16	A11 B11	AVDD_P2S	POWER	DAC模拟1.0V并转串供电，可与其它DAC模拟1.0V共用电源轨道，磁珠隔离
17	C10 D11	DAC_AVDD18	POWER	DAC模拟1.8V供电
18	C9 D9	DAC_DVDD	POWER	DAC数字1.0V电源，可与DIG_VDD共电源轨道，磁珠隔离
19	E10 F9	PLL_VDD18	POWER	PLL模拟1.8V电源
20	G11 H11	PLL_VDD	POWER	PLL模拟1.0V电源，可与其它PLL模拟1.0V供电共用电源轨道，磁珠隔离
21	J9 J10	VCO_VDD	POWER	VCO模拟1.0V电源，可与其它PLL模拟1.0V供电共用电源轨道，磁珠隔离
22	G9 H9	PLL_DVDD	POWER	PLL数字1.0V供电，可与DIG_VDD共电源轨道，磁珠隔离
23	K9 L9	ADC_DVDD	POWER	ADC数字1.0V电源，可与DIG_VDD共电源轨道，磁珠隔离
24	L10 M10	ADC_VDD18	POWER	ADC模拟1.8V电源
25	K11 L11	ADC_VDD	POWER	ADC模拟1.0V电源
26	A10 A13 B9 B12 C11 C12 D10 D13 E9 E13 F10 F12 G12 H10 H13 J11 J13 K10 K12 L12 M13 N10 N13	AGND	GROUND	模拟地
27	H2 H1 J4 H7 G3 F8 G6 G4 K4 K3 L5 K6 J7 J6 K2 K1 B4 B1 C6 B7 A3 A2 A8 A4 E7 E3 F6 E8 D3 C7 E2 D6	LOC_LVCMOS[32]	POWER	loc_lvcmos[q\*2+1:q\*2]为解模频点q的反馈结果，00、01、10、11电平分别对应0、1、2态和未定义态
28	M3	RSLT_PUSH_P	O/数字	采集结果数据发送接口
29	M4	RSLT_PUSH_N	^	^
30	F7	PO_READ_REQ_N	OD/数字	数字开漏输出，上拉接控制器，读请求低有效
31	M7	GLB_FB_RX_P	I/数字	反馈结果数据接收接口
32	M8	GLB_FB_RX_N	^	^
33	N1	GLB_FB_TX_P	O/数字	反馈结果数据发送接口
34	N2	GLB_FB_TX_N	^	^
35	L1 L2 J2 K7	DAQ_GPIO[4]	IO/数字	daq预留GPIO
36	D4	PO_PUMP_EN	O/数字	Pump使能信号输出
37	B2	PO_DEBUG_OUT	O/数字	PLL模块模拟地，采用全局地GND
38	H3 H6 F2 G1	AWG_GPIO[4]	IO/数字	awg预留GPIO
39	B13	DAC_VOUTP	O/模拟	DAC模拟输出
40	C13	DAC_VOUTN	^	^
41	D12	DAC_VBIAS_IREF_RES	POWER	偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。
42	A12	VREF500IN	POWER	DAC外部500 mV参考，需要去偶
43	F13	CLK_REF_P	I/模拟	参考/采样时钟输入
44	G13	CLK_REF_N	^	^
45	G10	PLL_VREF520	I/模拟	PLL外部520 mV参考电压，需要去偶
46	H12	CP_OUT	O/模拟	PLL电荷泵电压输出
47	J12	VCTRL	I/模拟	PLL内部VCO控制电压
48	E11	BIAS_CAP	/	PLL偏置去耦，接片外电容100n电容
49	F11	RES_2K	/	PLL接片外电阻2K
50	E12	PORT_BIAS_TB	O/模拟	PLL加滤波电容，10uF*1，1uF*1，0.1uF*3
51	K13	ADC_VINP	I/模拟	ADC模拟输入信号
52	L13	ADC_VINN	^	^
53	N12	ADC_VR850	I/模拟	ADC外部850 mV参考，需要去偶
54	N11	ADC_VR350	I/模拟	ADC外部350 mV参考，需要去偶
55	M12	ADC_REF_SENSE	I/模拟	ADC 带隙电压内外部切换，1.8 V选择内部，0.52V选择外部
56	M11	ADC_VBIAS_IREF_RES	O/模拟	ADC偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。