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更新芯片管脚位置

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22
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@ -1,14 +1,14 @@
,1,2,3,4,5,6,7,8,9,10,11,12,13
A,DGND,LOC_LVCMOS<22>,LOC_LVCMOS<9>,LOC_LVCMOS<1>,DGND,PI_CHIP_ID<0>,DGND,LOC_LVCMOS<0>,AVDD_ENCODER,AGND,CLK_REF_P,CLK_REF_N,AGND
B,LOC_LVCMOS<19>,PO_DEBUG_OUT,DGND,LOC_LVCMOS<7>,IO_VDD,DGND,LOC_LVCMOS<3>,PI_CHIP_ID<1>,AGND,AVDD_ENCODER,AGND,AGND,AVDD_P2S
C,PO_MISO,DGND,PO_INTR_IRQ_N,DGND,IO_VDD,LOC_LVCMOS<4>,LOC_LVCMOS<2>,DGND,DAC_DVDD,DAC_AVDD18,PORT_BIAS_TB,VREF500IN,AVDD_P2S
A,DGND,LOC_LVCMOS<22>,LOC_LVCMOS<9>,LOC_LVCMOS<1>,DGND,PI_CHIP_ID<0>,DGND,LOC_LVCMOS<0>,AVDD_ENCODER,AGND,AVDD_P2S,VREF500IN,AGND
B,LOC_LVCMOS<19>,PO_DEBUG_OUT,DGND,LOC_LVCMOS<7>,IO_VDD,DGND,LOC_LVCMOS<3>,PI_CHIP_ID<1>,AGND,AVDD_ENCODER,AVDD_P2S,AGND,DAC_VOUTP
C,PO_MISO,DGND,PO_INTR_IRQ_N,DGND,IO_VDD,LOC_LVCMOS<4>,LOC_LVCMOS<2>,DGND,DAC_DVDD,DAC_AVDD18,AGND,AGND,DAC_VOUTN
D,DGND,PI_MOSI,LOC_LVCMOS<18>,PO_PUMP_EN,IO_VDD,LOC_LVCMOS<8>,DGND,DGND,DAC_DVDD,AGND,DAC_AVDD18,DAC_VBIAS_IREF_RES,AGND
E,PI_PB_RST_N,LOC_LVCMOS<15>,LOC_LVCMOS<17>,DGND,DGND,DGND,LOC_LVCMOS<6>,LOC_LVCMOS<5>,AGND,PLL_VDD18,AGND,AGND,DAC_VOUTP
F,DGND,AWG_GPIO<3>,DGND,PI_SCLK,DIG_VDD,LOC_LVCMOS<20>,PO_READ_REQ_N,LOC_LVCMOS<21>,PLL_VDD18,AGND,BIAS_CAP,AGND,DAC_VOUTN
G,AWG_GPIO<2>,DGND,LOC_LVCMOS<13>,LOC_LVCMOS<14>,DIG_VDD,LOC_LVCMOS<16>,PI_CSN,DGND,PLL_DVDD,CP_OUT,RES_2K,VCTRL,AGND
H,LOC_LVCMOS<11>,LOC_LVCMOS<10>,AWG_GPIO<0>,DGND,DIG_VDD,AWG_GPIO<1>,LOC_LVCMOS<12>,DGND,PLL_DVDD,AGND,PLL_VREF520,PLL_VDD,AGND
J,DGND,DAQ_GPIO<3>,DGND,LOC_LVCMOS<24>,DGND,LOC_LVCMOS<25>,LOC_LVCMOS<29>,DGND,VCO_VDD,VCO_VDD,PLL_VDD,AGND,ADC_VINP
K,LOC_LVCMOS<23>,LOC_LVCMOS<26>,LOC_LVCMOS<27>,LOC_LVCMOS<28>,DGND,LOC_LVCMOS<30>,DAQ_GPIO<2>,DGND,ADC_DVDD,AGND,ADC_VDD18,AGND,ADC_VINN
L,DAQ_GPIO<1>,DAQ_GPIO<0>,DGND,DGND,LOC_LVCMOS<31>,PI_SYNC_IN,DGND,DGND,ADC_DVDD,ADC_VDD18,ADC_VDD,ADC_VBIAS_IREF_RES,AGND
M,DGND,DGND,RSLT_PUSH_P,RSLT_PUSH_N,DGND,DGND,GLB_FB_RX_P,GLB_FB_RX_N,DGND,ADC_VDD,AGND,AGND,ADC_REF_SENSE
E,PI_PB_RST_N,LOC_LVCMOS<15>,LOC_LVCMOS<17>,DGND,DGND,DGND,LOC_LVCMOS<6>,LOC_LVCMOS<5>,AGND,PLL_VDD18,BIAS_CAP,PORT_BIAS_TB,AGND
F,DGND,AWG_GPIO<3>,DGND,PI_SCLK,DIG_VDD,LOC_LVCMOS<20>,PO_READ_REQ_N,LOC_LVCMOS<21>,PLL_VDD18,AGND,RES_2K,AGND,CLK_REF_P
G,AWG_GPIO<2>,DGND,LOC_LVCMOS<13>,LOC_LVCMOS<14>,DIG_VDD,LOC_LVCMOS<16>,PI_CSN,DGND,PLL_DVDD,PLL_VREF520,PLL_VDD,AGND,CLK_REF_N
H,LOC_LVCMOS<11>,LOC_LVCMOS<10>,AWG_GPIO<0>,DGND,DIG_VDD,AWG_GPIO<1>,LOC_LVCMOS<12>,DGND,PLL_DVDD,AGND,PLL_VDD,CP_OUT,AGND
J,DGND,DAQ_GPIO<3>,DGND,LOC_LVCMOS<24>,DGND,LOC_LVCMOS<25>,LOC_LVCMOS<29>,DGND,VCO_VDD,VCO_VDD,AGND,VCTRL,AGND
K,LOC_LVCMOS<23>,LOC_LVCMOS<26>,LOC_LVCMOS<27>,LOC_LVCMOS<28>,DGND,LOC_LVCMOS<30>,DAQ_GPIO<2>,DGND,ADC_DVDD,AGND,ADC_VDD,AGND,ADC_VINP
L,DAQ_GPIO<1>,DAQ_GPIO<0>,DGND,DGND,LOC_LVCMOS<31>,PI_SYNC_IN,DGND,DGND,ADC_DVDD,ADC_VDD18,ADC_VDD,AGND,ADC_VINN
M,DGND,DGND,RSLT_PUSH_P,RSLT_PUSH_N,DGND,DGND,GLB_FB_RX_P,GLB_FB_RX_N,DGND,ADC_VDD18,ADC_VBIAS_IREF_RES,ADC_REF_SENSE,AGND
N,GLB_FB_TX_P,GLB_FB_TX_N,DGND,DGND,LVDSTX_CLKP,LVDSTX_CLKN,DGND,DGND,DGND,AGND,ADC_VR350,ADC_VR850,AGND

1 1 2 3 4 5 6 7 8 9 10 11 12 13
2 A DGND LOC_LVCMOS<22> LOC_LVCMOS<9> LOC_LVCMOS<1> DGND PI_CHIP_ID<0> DGND LOC_LVCMOS<0> AVDD_ENCODER AGND CLK_REF_P AVDD_P2S CLK_REF_N VREF500IN AGND
3 B LOC_LVCMOS<19> PO_DEBUG_OUT DGND LOC_LVCMOS<7> IO_VDD DGND LOC_LVCMOS<3> PI_CHIP_ID<1> AGND AVDD_ENCODER AGND AVDD_P2S AGND AVDD_P2S DAC_VOUTP
4 C PO_MISO DGND PO_INTR_IRQ_N DGND IO_VDD LOC_LVCMOS<4> LOC_LVCMOS<2> DGND DAC_DVDD DAC_AVDD18 PORT_BIAS_TB AGND VREF500IN AGND AVDD_P2S DAC_VOUTN
5 D DGND PI_MOSI LOC_LVCMOS<18> PO_PUMP_EN IO_VDD LOC_LVCMOS<8> DGND DGND DAC_DVDD AGND DAC_AVDD18 DAC_VBIAS_IREF_RES AGND
6 E PI_PB_RST_N LOC_LVCMOS<15> LOC_LVCMOS<17> DGND DGND DGND LOC_LVCMOS<6> LOC_LVCMOS<5> AGND PLL_VDD18 AGND BIAS_CAP AGND PORT_BIAS_TB DAC_VOUTP AGND
7 F DGND AWG_GPIO<3> DGND PI_SCLK DIG_VDD LOC_LVCMOS<20> PO_READ_REQ_N LOC_LVCMOS<21> PLL_VDD18 AGND BIAS_CAP RES_2K AGND DAC_VOUTN CLK_REF_P
8 G AWG_GPIO<2> DGND LOC_LVCMOS<13> LOC_LVCMOS<14> DIG_VDD LOC_LVCMOS<16> PI_CSN DGND PLL_DVDD CP_OUT PLL_VREF520 RES_2K PLL_VDD VCTRL AGND AGND CLK_REF_N
9 H LOC_LVCMOS<11> LOC_LVCMOS<10> AWG_GPIO<0> DGND DIG_VDD AWG_GPIO<1> LOC_LVCMOS<12> DGND PLL_DVDD AGND PLL_VREF520 PLL_VDD PLL_VDD CP_OUT AGND
10 J DGND DAQ_GPIO<3> DGND LOC_LVCMOS<24> DGND LOC_LVCMOS<25> LOC_LVCMOS<29> DGND VCO_VDD VCO_VDD PLL_VDD AGND AGND VCTRL ADC_VINP AGND
11 K LOC_LVCMOS<23> LOC_LVCMOS<26> LOC_LVCMOS<27> LOC_LVCMOS<28> DGND LOC_LVCMOS<30> DAQ_GPIO<2> DGND ADC_DVDD AGND ADC_VDD18 ADC_VDD AGND ADC_VINN ADC_VINP
12 L DAQ_GPIO<1> DAQ_GPIO<0> DGND DGND LOC_LVCMOS<31> PI_SYNC_IN DGND DGND ADC_DVDD ADC_VDD18 ADC_VDD ADC_VBIAS_IREF_RES AGND AGND ADC_VINN
13 M DGND DGND RSLT_PUSH_P RSLT_PUSH_N DGND DGND GLB_FB_RX_P GLB_FB_RX_N DGND ADC_VDD ADC_VDD18 AGND ADC_VBIAS_IREF_RES AGND ADC_REF_SENSE ADC_REF_SENSE AGND
14 N GLB_FB_TX_P GLB_FB_TX_N DGND DGND LVDSTX_CLKP LVDSTX_CLKN DGND DGND DGND AGND ADC_VR350 ADC_VR850 AGND

109
pin_name.csv
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@ -1,53 +1,56 @@
Pin Number,Pin Type,Pin Name,DISCRIPTION,,,,,,,
F5 G5 H5 C9 D9 G9 H9 K9 L9,POWER,DVDD,数字模块1.0V电源，采用DVDD供电，与其他DVDD作磁珠隔离,,,,,,,9
B5 C5 D5,POWER,DVDD18,数字模块1.8V电源，采用DVDD18供电,,,,,,,3
A1 D1 F1 J1 M1 C2 G2 M2 B3 F3 J3 L3 N3 C4 E4 H4 L4 N4 A5 E5 J5 K5 M5 B6 E6 M6 A7 D7 L7 N7 C8 D8 G8 H8 J8 K8 L8 N8 M9 N9,GROUND,DGND,数字模块地，与GND间作磁珠隔离,,,,,,,40
L10 M10,POWER,ADC_AVDD,ADC模块数字1.0V电源，采用DVDD供电，与其他DVDD作磁珠隔离,,,,,,,2
K11 L11,POWER,ADC_AVDD18,ADC模块模拟1.8V电源，采用VDD18_1供电,,,,,,,2
A9 E9 F9 C10 D10 J10 N10 B11 E11 H11 M11 B12 C12 E12 G12 H12 K12 M12 A13 D13 F13 J13 N13,GROUND,AGND,模拟地,,,,,,,23
J9 K10 F11 F12,POWER,PLL_AVDD,PLL模块模拟1.0V电源，采用VDD_2供电，与其他VDD_2作磁珠隔离,,,,,,,4
159,POWER,VCO_VDD,VCO模块模拟1.0V电源，采用VDD_2供电，与其他VDD_2作磁珠隔离,,,,,,,
E10 F10,POWER,PLL_VDD18,PLL模块模拟1.8V电源，采用VDD18_2供电,,,,,,,2
144 155,GROUND,PLL_GND,PLL模块模拟地，采用全局地GND,,,,,,,
148,GROUND,PLL_DGND,PLL模块数字地，与GND间作磁珠隔离,,,,,,,
157 158,GROUND,VCO_GND,VCO模块模拟地，采用全局地GND,,,,,,,
193 194 197 198 201 202 205 206,POWER,AVDD_P2S,DAC模块模拟1.0V电源，采用VDD_3供电，与其他VDD_3作磁珠隔离,,,,,,,
181 184 187 190 ,POWER,AVDD_ENCODER,DAC模块模拟1.0V电源，采用VDD_3供电，与其他VDD_3作磁珠隔离,,,,,,,
163,POWER,DAC_DVDD,DAC模块数字1.0V电源，采用DVDD供电，与其他DVDD作磁珠隔离,,,,,,,
179 182 185 188,POWER,DAC_AVDD18,DAC模块模拟1.8V电源，采用VDD18_3供电,,,,,,,
165 166 167 169 171 172 173 174,GROUND,DAC_AGND,DAC模块模拟地，采用全局地GND,,,,,,,
178 191 195 199 203,GROUND,DAC_AGND_S,DAC模块模拟地S，采用全局地GND,,,,,,,
180 183 186 189,GROUND,AGND_ENCODER,ENCODER模块模拟地，采用全局地GND,,,,,,,
192 196 200 204,GROUND,AGND_P2S,P2S模块模拟地，采用全局地GND,,,,,,,
164 175 176 177,GROUND,DAC_DGND,DAC模块数字地，与GND间作磁珠隔离,,,,,,,
B1 C1 E1 G1 H1 K1 L1 A2 B2 D2 E2 F2 H2 J2 K2 L2 A3 C3 D3 E3 G3 H3 K3 A4 B4 D4 F4 G4 J4 K4 L5 L6,O/数字,loc_lvcmos<0:31>,loc_lvcmos[q*2+1:q*2]为解模频点q的反馈结果，00、01、10、11电平分别对应0、1、2态和未定义态,,,,,,,32
D6 C7,I/数字,pi_chip_id<0:1>,读出芯片的ID编号，可通过200欧电阻接I/O电源或地来设置芯片ID编号。,,,,,,,2
A6,O/数字,po_debug_out,内部调试信号输出，不用的话1k电阻接地,,,,,,,1
C6,O/数字,po_pump_en,Pump使能信号输出,,,,,,,1
B7,OD/数字,po_read_req_n,数字开漏输出，上拉接控制器，读请求低有效,,,,,,,1
B8,OD/数字,po_intr_irq_n,数字开漏输出，上拉接控制器，异常请求低有效,,,,,,,1
A8, O/数字,po_miso, spi数据输出，接4.7k上拉电阻到I/O电源,,,,,,,1
F6, I/数字,pi_mosi, spi数据输入，接4.7k上拉电阻到I/O电源,,,,,,,1
F7, I/数字,pi_csn, spi芯片片选，接4.7k上拉电阻到I/O电源,,,,,,,1
F8,SPI/数字,pi_sclk , spi芯片时钟，接4.7k上拉电阻到I/O电源,,,,,,,1
E8,I/数字,pi_pb_rst_n,芯片复位信号，低有效,,,,,,,1
E7,I/数字,pi_sync_in,芯片同步触发信号，高有效,,,,,,,1
G7 H7 J7 K7, IO/数字, awg_gpio<3:0>, awg预留GPIO,,,,,,,4
G6 H6 J6 K6, IO/数字, daq_gpio<3:0>, daq预留GPIO,,,,,,,4
N1 N2,O/数字,GLB_FB_TX_P/N,反馈结果数据发送接口,,,,,,,2
M3 M4,O/数字,RSLT_PUSH_P/N,采集结果数据发送接口,,,,,,,2
M7 M8,I/数字,GLB_FB_RX_P/N,反馈结果数据接收接口,,,,,,,2
N5 N6,O/数字,LVDSTX_CLKP/N,时钟信号0-1V，0-750MHz,,,,,,,
N11 N12,I/模拟,ADC_VINN/P_A/B,ADC输入信号,,,,,,,2
133 134,I/模拟,ADC_VR350 ADC_VR850,基准电压0.35/0.85V，需要去偶,,,,,,,
136,I/模拟,ADC_VBIAS_IREF_RES,偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。,,,,,,,
137,I/模拟,ADC_REF_SENSE,Bandgap电压内外部切换，1.8 V选择内部Bandgap，0.52V选择外部Bandgap,,,,,,,
146 147,I/模拟,CLK_REF_P/N,PLL参考时钟输入，频率范围：,,,,,,,
150,I/模拟,PLL_VREF520,外部520 mV偏置电压，需要去偶,,,,,,,
151 154,IO/模拟,CP_OUT VCTRL,接片外滤波器,,,,,,,
153,/,BIAS_CAP,接片外电容100n,,,,,,,
H10,/,RES_2K,接片外电阻2K,,,,,,,1
A10,I/模拟,VREF500IN,外部500 mV偏置电压，需要去偶,,,,,,,1
A12,O/模拟,DAC_VBIAS_IREF_RES,接5KΩ电阻到地，需要去偶,,,,,,,1
A11,O/模拟,PORT_BIAS_TB,加滤波电容，10uF*1，1uF*1，0.1uF*3,,,,,,,1
B13 C13,O/模拟,DAC_VOUTP/N,内部为50Ω电阻网络，外部。。。,,,,,,,2
Pin Number,Pin Name,Pin Type,DISCRIPTION
F4,PI_SCLK,I/数字, spi芯片时钟，接4.7k上拉电阻到I/O电源
C1,PO_MISO,O/数字, spi数据输出，接4.7k上拉电阻到I/O电源
D2,PI_MOSI, I/数字, spi数据输入，接4.7k上拉电阻到I/O电源
G7,PI_CSN, I/数字, spi芯片片选，接4.7k上拉电阻到I/O电源
C3,PO_INTR_IRQ_N,OD/数字,数字开漏输出，上拉接控制器，异常请求低有效
B8 A6,PI_CHIP_ID[2],I/数字,读出芯片的ID编号，可通过200欧电阻接I/O电源或地来设置芯片ID编号。
L6,PI_SYNC_IN,I/数字,芯片同步触发信号，高有效
N5,LVDSTX_CLKP,O/数字,测试时钟输出
N6,LVDSTX_CLKN,^,^
E1,PI_PB_RST_N,I/数字,芯片复位信号，低有效
F5 G5 H5,DIG_VDD,POWER,数字模块1.0V电源
B5 C5 D5,IO_VDD,POWER,数字模块1.8V电源
A1 A5 A7 B3 B6 C2 C4 C8 D1 D7 D8 E4 E5 E6 F1 F3 G2 G8 H4 H8 J1 J3 J5 J8 K5 K8 L3 L4 L7 L8 M1 M2 M5 M6 M9 N3 N4 N7 N8 N9,DGND,GROUND,数字地
A9 B10,AVDD_ENCODER,POWER,DAC模拟1.0V编码器供电，可与其它DAC模拟1.0V共用电源轨道，磁珠隔离
A11 B11,AVDD_P2S,POWER,DAC模拟1.0V并转串供电，可与其它DAC模拟1.0V共用电源轨道，磁珠隔离
C10 D11,DAC_AVDD18,POWER,DAC模拟1.8V供电
C9 D9,DAC_DVDD,POWER,DAC数字1.0V电源，可与DIG_VDD共电源轨道，磁珠隔离
E10 F9,PLL_VDD18,POWER,PLL模拟1.8V电源
G11 H11,PLL_VDD,POWER,PLL模拟1.0V电源，可与其它PLL模拟1.0V供电共用电源轨道，磁珠隔离
J9 J10,VCO_VDD,POWER,VCO模拟1.0V电源，可与其它PLL模拟1.0V供电共用电源轨道，磁珠隔离
G9 H9,PLL_DVDD,POWER,PLL数字1.0V供电，可与DIG_VDD共电源轨道，磁珠隔离
K9 L9,ADC_DVDD,POWER,ADC数字1.0V电源，可与DIG_VDD共电源轨道，磁珠隔离
L10 M10,ADC_VDD18,POWER,ADC模拟1.8V电源
K11 L11,ADC_VDD,POWER,ADC模拟1.0V电源
A10 A13 B9 B12 C11 C12 D10 D13 E9 E13 F10 F12 G12 H10 H13 J11 J13 K10 K12 L12 M13 N10 N13,AGND,GROUND,模拟地
H2 H1 J4 H7 G3 F8 G6 G4 K4 K3 L5 K6 J7 J6 K2 K1 B4 B1 C6 B7 A3 A2 A8 A4 E7 E3 F6 E8 D3 C7 E2 D6,LOC_LVCMOS[32],POWER,loc_lvcmos[q\*2+1:q\*2]为解模频点q的反馈结果，00、01、10、11电平分别对应0、1、2态和未定义态
M3,RSLT_PUSH_P,O/数字,采集结果数据发送接口
M4,RSLT_PUSH_N,^,^
F7,PO_READ_REQ_N,OD/数字,数字开漏输出，上拉接控制器，读请求低有效
M7,GLB_FB_RX_P,I/数字,反馈结果数据接收接口
M8,GLB_FB_RX_N,^,^
N1,GLB_FB_TX_P,O/数字,反馈结果数据发送接口
N2,GLB_FB_TX_N,^,^
L1 L2 J2 K7,DAQ_GPIO[4], IO/数字, daq预留GPIO
D4,PO_PUMP_EN,O/数字,Pump使能信号输出
B2,PO_DEBUG_OUT,O/数字,PLL模块模拟地，采用全局地GND
H3 H6 F2 G1,AWG_GPIO[4],IO/数字, awg预留GPIO
B13,DAC_VOUTP,O/模拟,DAC模拟输出
C13,DAC_VOUTN,^,^
D12,DAC_VBIAS_IREF_RES,POWER,偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。
A12,VREF500IN,POWER,DAC外部500 mV参考，需要去偶
F13,CLK_REF_P,I/模拟,参考/采样时钟输入
G13,CLK_REF_N,^,^
G10,PLL_VREF520,I/模拟,PLL外部520 mV参考电压，需要去偶
H12,CP_OUT,O/模拟,PLL电荷泵电压输出
J12,VCTRL,I/模拟,PLL内部VCO控制电压
E11,BIAS_CAP,/,PLL偏置去耦，接片外电容100n电容
F11,RES_2K,/,PLL接片外电阻2K
E12,PORT_BIAS_TB,O/模拟,PLL加滤波电容，10uF*1，1uF*1，0.1uF*3
K13,ADC_VINP,I/模拟,ADC模拟输入信号
L13,ADC_VINN,^,^
N12,ADC_VR850,I/模拟,ADC外部850 mV参考，需要去偶
N11,ADC_VR350,I/模拟,ADC外部350 mV参考，需要去偶
M12,ADC_REF_SENSE,I/模拟,ADC 带隙电压内外部切换，1.8 V选择内部，0.52V选择外部
M11,ADC_VBIAS_IREF_RES,O/模拟,ADC偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。

1 Pin Number Pin Name Pin Type DISCRIPTION
2 F5 G5 H5 C9 D9 G9 H9 K9 L9 F4 DVDD PI_SCLK POWER I/数字 数字模块1.0V电源，采用DVDD供电，与其他DVDD作磁珠隔离 spi芯片时钟，接4.7k上拉电阻到I/O电源 9
3 B5 C5 D5 C1 DVDD18 PO_MISO POWER O/数字 数字模块1.8V电源，采用DVDD18供电 spi数据输出，接4.7k上拉电阻到I/O电源 3
4 A1 D1 F1 J1 M1 C2 G2 M2 B3 F3 J3 L3 N3 C4 E4 H4 L4 N4 A5 E5 J5 K5 M5 B6 E6 M6 A7 D7 L7 N7 C8 D8 G8 H8 J8 K8 L8 N8 M9 N9 D2 DGND PI_MOSI GROUND I/数字 数字模块地，与GND间作磁珠隔离 spi数据输入，接4.7k上拉电阻到I/O电源 40
5 L10 M10 G7 ADC_AVDD PI_CSN POWER I/数字 ADC模块数字1.0V电源，采用DVDD供电，与其他DVDD作磁珠隔离 spi芯片片选，接4.7k上拉电阻到I/O电源 2
6 K11 L11 C3 ADC_AVDD18 PO_INTR_IRQ_N POWER OD/数字 ADC模块模拟1.8V电源，采用VDD18_1供电 数字开漏输出，上拉接控制器，异常请求低有效 2
7 A9 E9 F9 C10 D10 J10 N10 B11 E11 H11 M11 B12 C12 E12 G12 H12 K12 M12 A13 D13 F13 J13 N13 B8 A6 AGND PI_CHIP_ID[2] GROUND I/数字 模拟地 读出芯片的ID编号，可通过200欧电阻接I/O电源或地来设置芯片ID编号。 23
8 J9 K10 F11 F12 L6 PLL_AVDD PI_SYNC_IN POWER I/数字 PLL模块模拟1.0V电源，采用VDD_2供电，与其他VDD_2作磁珠隔离 芯片同步触发信号，高有效 4
9 159 N5 VCO_VDD LVDSTX_CLKP POWER O/数字 VCO模块模拟1.0V电源，采用VDD_2供电，与其他VDD_2作磁珠隔离 测试时钟输出
10 E10 F10 N6 PLL_VDD18 LVDSTX_CLKN POWER ^ PLL模块模拟1.8V电源，采用VDD18_2供电 ^ 2
11 144 155 E1 PLL_GND PI_PB_RST_N GROUND I/数字 PLL模块模拟地，采用全局地GND 芯片复位信号，低有效
12 148 F5 G5 H5 PLL_DGND DIG_VDD GROUND POWER PLL模块数字地，与GND间作磁珠隔离 数字模块1.0V电源
13 157 158 B5 C5 D5 VCO_GND IO_VDD GROUND POWER VCO模块模拟地，采用全局地GND 数字模块1.8V电源
14 193 194 197 198 201 202 205 206 A1 A5 A7 B3 B6 C2 C4 C8 D1 D7 D8 E4 E5 E6 F1 F3 G2 G8 H4 H8 J1 J3 J5 J8 K5 K8 L3 L4 L7 L8 M1 M2 M5 M6 M9 N3 N4 N7 N8 N9 AVDD_P2S DGND POWER GROUND DAC模块模拟1.0V电源，采用VDD_3供电，与其他VDD_3作磁珠隔离 数字地
15 181 184 187 190 A9 B10 AVDD_ENCODER POWER DAC模块模拟1.0V电源，采用VDD_3供电，与其他VDD_3作磁珠隔离 DAC模拟1.0V编码器供电，可与其它DAC模拟1.0V共用电源轨道，磁珠隔离
16 163 A11 B11 DAC_DVDD AVDD_P2S POWER DAC模块数字1.0V电源，采用DVDD供电，与其他DVDD作磁珠隔离 DAC模拟1.0V并转串供电，可与其它DAC模拟1.0V共用电源轨道，磁珠隔离
17 179 182 185 188 C10 D11 DAC_AVDD18 POWER DAC模块模拟1.8V电源，采用VDD18_3供电 DAC模拟1.8V供电
18 165 166 167 169 171 172 173 174 C9 D9 DAC_AGND DAC_DVDD GROUND POWER DAC模块模拟地，采用全局地GND DAC数字1.0V电源，可与DIG_VDD共电源轨道，磁珠隔离
19 178 191 195 199 203 E10 F9 DAC_AGND_S PLL_VDD18 GROUND POWER DAC模块模拟地S，采用全局地GND PLL模拟1.8V电源
20 180 183 186 189 G11 H11 AGND_ENCODER PLL_VDD GROUND POWER ENCODER模块模拟地，采用全局地GND PLL模拟1.0V电源，可与其它PLL模拟1.0V供电共用电源轨道，磁珠隔离
21 192 196 200 204 J9 J10 AGND_P2S VCO_VDD GROUND POWER P2S模块模拟地，采用全局地GND VCO模拟1.0V电源，可与其它PLL模拟1.0V供电共用电源轨道，磁珠隔离
22 164 175 176 177 G9 H9 DAC_DGND PLL_DVDD GROUND POWER DAC模块数字地，与GND间作磁珠隔离 PLL数字1.0V供电，可与DIG_VDD共电源轨道，磁珠隔离
23 B1 C1 E1 G1 H1 K1 L1 A2 B2 D2 E2 F2 H2 J2 K2 L2 A3 C3 D3 E3 G3 H3 K3 A4 B4 D4 F4 G4 J4 K4 L5 L6 K9 L9 loc_lvcmos<0:31> ADC_DVDD O/数字 POWER loc_lvcmos[q*2+1:q*2]为解模频点q的反馈结果，00、01、10、11电平分别对应0、1、2态和未定义态 ADC数字1.0V电源，可与DIG_VDD共电源轨道，磁珠隔离 32
24 D6 C7 L10 M10 pi_chip_id<0:1> ADC_VDD18 I/数字 POWER 读出芯片的ID编号，可通过200欧电阻接I/O电源或地来设置芯片ID编号。 ADC模拟1.8V电源 2
25 A6 K11 L11 po_debug_out ADC_VDD O/数字 POWER 内部调试信号输出，不用的话1k电阻接地 ADC模拟1.0V电源 1
26 C6 A10 A13 B9 B12 C11 C12 D10 D13 E9 E13 F10 F12 G12 H10 H13 J11 J13 K10 K12 L12 M13 N10 N13 po_pump_en AGND O/数字 GROUND Pump使能信号输出 模拟地 1
27 B7 H2 H1 J4 H7 G3 F8 G6 G4 K4 K3 L5 K6 J7 J6 K2 K1 B4 B1 C6 B7 A3 A2 A8 A4 E7 E3 F6 E8 D3 C7 E2 D6 po_read_req_n LOC_LVCMOS[32] OD/数字 POWER 数字开漏输出，上拉接控制器，读请求低有效 loc_lvcmos[q\*2+1:q\*2]为解模频点q的反馈结果，00、01、10、11电平分别对应0、1、2态和未定义态 1
28 B8 M3 po_intr_irq_n RSLT_PUSH_P OD/数字 O/数字 数字开漏输出，上拉接控制器，异常请求低有效 采集结果数据发送接口 1
29 A8 M4 po_miso RSLT_PUSH_N O/数字 ^ spi数据输出，接4.7k上拉电阻到I/O电源 ^ 1
30 F6 F7 pi_mosi PO_READ_REQ_N I/数字 OD/数字 spi数据输入，接4.7k上拉电阻到I/O电源 数字开漏输出，上拉接控制器，读请求低有效 1
31 F7 M7 pi_csn GLB_FB_RX_P I/数字 spi芯片片选，接4.7k上拉电阻到I/O电源 反馈结果数据接收接口 1
32 F8 M8 pi_sclk GLB_FB_RX_N SPI/数字 ^ spi芯片时钟，接4.7k上拉电阻到I/O电源 ^ 1
33 E8 N1 pi_pb_rst_n GLB_FB_TX_P I/数字 O/数字 芯片复位信号，低有效 反馈结果数据发送接口 1
34 E7 N2 pi_sync_in GLB_FB_TX_N I/数字 ^ 芯片同步触发信号，高有效 ^ 1
35 G7 H7 J7 K7 L1 L2 J2 K7 awg_gpio<3:0> DAQ_GPIO[4] IO/数字 awg预留GPIO daq预留GPIO 4
36 G6 H6 J6 K6 D4 daq_gpio<3:0> PO_PUMP_EN IO/数字 O/数字 daq预留GPIO Pump使能信号输出 4
37 N1 N2 B2 GLB_FB_TX_P/N PO_DEBUG_OUT O/数字 反馈结果数据发送接口 PLL模块模拟地，采用全局地GND 2
38 M3 M4 H3 H6 F2 G1 RSLT_PUSH_P/N AWG_GPIO[4] O/数字 IO/数字 采集结果数据发送接口 awg预留GPIO 2
39 M7 M8 B13 GLB_FB_RX_P/N DAC_VOUTP I/数字 O/模拟 反馈结果数据接收接口 DAC模拟输出 2
40 N5 N6 C13 LVDSTX_CLKP/N DAC_VOUTN O/数字 ^ 时钟信号0-1V，0-750MHz ^
41 N11 N12 D12 ADC_VINN/P_A/B DAC_VBIAS_IREF_RES I/模拟 POWER ADC输入信号 偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。 2
42 133 134 A12 ADC_VR350 ADC_VR850 VREF500IN I/模拟 POWER 基准电压0.35/0.85V，需要去偶 DAC外部500 mV参考，需要去偶
43 136 F13 ADC_VBIAS_IREF_RES CLK_REF_P I/模拟 偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。 参考/采样时钟输入
44 137 G13 ADC_REF_SENSE CLK_REF_N I/模拟 ^ Bandgap电压内外部切换，1.8 V选择内部Bandgap，0.52V选择外部Bandgap ^
45 146 147 G10 CLK_REF_P/N PLL_VREF520 I/模拟 PLL参考时钟输入，频率范围： PLL外部520 mV参考电压，需要去偶
46 150 H12 PLL_VREF520 CP_OUT I/模拟 O/模拟 外部520 mV偏置电压，需要去偶 PLL电荷泵电压输出
47 151 154 J12 CP_OUT VCTRL VCTRL IO/模拟 I/模拟 接片外滤波器 PLL内部VCO控制电压
48 153 E11 BIAS_CAP / 接片外电容100n PLL偏置去耦，接片外电容100n电容
49 H10 F11 RES_2K / 接片外电阻2K PLL接片外电阻2K 1
50 A10 E12 VREF500IN PORT_BIAS_TB I/模拟 O/模拟 外部500 mV偏置电压，需要去偶 PLL加滤波电容，10uF*1，1uF*1，0.1uF*3 1
51 A12 K13 DAC_VBIAS_IREF_RES ADC_VINP O/模拟 I/模拟 接5KΩ电阻到地，需要去偶 ADC模拟输入信号 1
52 A11 L13 PORT_BIAS_TB ADC_VINN O/模拟 ^ 加滤波电容，10uF*1，1uF*1，0.1uF*3 ^ 1
53 B13 C13 N12 DAC_VOUTP/N ADC_VR850 O/模拟 I/模拟 内部为50Ω电阻网络，外部。。。 ADC外部850 mV参考，需要去偶 2
54 N11 ADC_VR350 I/模拟 ADC外部350 mV参考，需要去偶
55 M12 ADC_REF_SENSE I/模拟 ADC 带隙电压内外部切换，1.8 V选择内部，0.52V选择外部
56 M11 ADC_VBIAS_IREF_RES O/模拟 ADC偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。

8
读出芯片用户使用手册.md
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@ -282,4 +282,10 @@ FPGA平台受限于计算资源有限，采用系数直接存储的方案，
相应的驱动软件配置文件参考[读出芯片IDS表](ids/读出子系统IDS表.json)。
# 9. 芯片尺寸
TODO
![chip_size](assets/chip_size.png)
* 焊球中心间距1mm
* 焊球大小0.5mm
* 焊球数量13*13=196个
* 基板大小：1.4cm*1.4cm