diff --git a/assets/pin_map.png b/assets/pin_map.png new file mode 100644 index 0000000..fe67c3e Binary files /dev/null and b/assets/pin_map.png differ diff --git a/pin_loc.csv b/pin_loc.csv index d462cc7..c3895c7 100644 --- a/pin_loc.csv +++ b/pin_loc.csv @@ -1,14 +1,14 @@ ,1,2,3,4,5,6,7,8,9,10,11,12,13 -A,DGND,LOC_LVCMOS<22>,LOC_LVCMOS<9>,LOC_LVCMOS<1>,DGND,PI_CHIP_ID<0>,DGND,LOC_LVCMOS<0>,AVDD_ENCODER,AGND,AVDD_P2S,VREF500IN,AGND +A,DGND,LOC_LVCMOS<22>,LOC_LVCMOS<9>,LOC_LVCMOS<1>,IO_VDD,PI_CHIP_ID<0>,DGND,LOC_LVCMOS<0>,AVDD_ENCODER,AGND,AVDD_P2S,PLL_VREF520,AGND B,LOC_LVCMOS<19>,PO_DEBUG_OUT,DGND,LOC_LVCMOS<7>,IO_VDD,DGND,LOC_LVCMOS<3>,PI_CHIP_ID<1>,AGND,AVDD_ENCODER,AVDD_P2S,AGND,DAC_VOUTP C,PO_MISO,DGND,PO_INTR_IRQ_N,DGND,IO_VDD,LOC_LVCMOS<4>,LOC_LVCMOS<2>,DGND,DAC_DVDD,DAC_AVDD18,AGND,AGND,DAC_VOUTN -D,DGND,PI_MOSI,LOC_LVCMOS<18>,PO_PUMP_EN,IO_VDD,LOC_LVCMOS<8>,DGND,DGND,DAC_DVDD,AGND,DAC_AVDD18,DAC_VBIAS_IREF_RES,AGND -E,PI_PB_RST_N,LOC_LVCMOS<15>,LOC_LVCMOS<17>,DGND,DGND,DGND,LOC_LVCMOS<6>,LOC_LVCMOS<5>,AGND,PLL_VDD18,BIAS_CAP,PORT_BIAS_TB,AGND -F,DGND,AWG_GPIO<3>,DGND,PI_SCLK,DIG_VDD,LOC_LVCMOS<20>,PO_READ_REQ_N,LOC_LVCMOS<21>,PLL_VDD18,AGND,RES_2K,AGND,CLK_REF_P -G,AWG_GPIO<2>,DGND,LOC_LVCMOS<13>,LOC_LVCMOS<14>,DIG_VDD,LOC_LVCMOS<16>,PI_CSN,DGND,PLL_DVDD,PLL_VREF520,PLL_VDD,AGND,CLK_REF_N +D,DGND,PI_MOSI,LOC_LVCMOS<18>,PO_PUMP_EN,IO_VDD,LOC_LVCMOS<8>,DGND,DGND,DAC_DVDD,AGND,DAC_AVDD18,RES_2K,AGND +E,PI_PB_RST_N,LOC_LVCMOS<15>,LOC_LVCMOS<17>,DGND,DGND,DGND,LOC_LVCMOS<6>,LOC_LVCMOS<5>,AGND,PLL_VDD18,BIAS_CAP,DAC_VBIAS_IREF_RES,AGND +F,DGND,AWG_GPIO<3>,DGND,PI_SCLK,DIG_VDD,LOC_LVCMOS<20>,PO_READ_REQ_N,LOC_LVCMOS<21>,PLL_VDD18,AGND,PORT_BIAS_TB,AGND,CLK_REF_N +G,AWG_GPIO<2>,DGND,LOC_LVCMOS<13>,LOC_LVCMOS<14>,DIG_VDD,LOC_LVCMOS<16>,PI_CSN,DGND,PLL_DVDD,PLL_VDD,VREF500IN,AGND,CLK_REF_P H,LOC_LVCMOS<11>,LOC_LVCMOS<10>,AWG_GPIO<0>,DGND,DIG_VDD,AWG_GPIO<1>,LOC_LVCMOS<12>,DGND,PLL_DVDD,AGND,PLL_VDD,CP_OUT,AGND -J,DGND,DAQ_GPIO<3>,DGND,LOC_LVCMOS<24>,DGND,LOC_LVCMOS<25>,LOC_LVCMOS<29>,DGND,VCO_VDD,VCO_VDD,AGND,VCTRL,AGND -K,LOC_LVCMOS<23>,LOC_LVCMOS<26>,LOC_LVCMOS<27>,LOC_LVCMOS<28>,DGND,LOC_LVCMOS<30>,DAQ_GPIO<2>,DGND,ADC_DVDD,AGND,ADC_VDD,AGND,ADC_VINP -L,DAQ_GPIO<1>,DAQ_GPIO<0>,DGND,DGND,LOC_LVCMOS<31>,PI_SYNC_IN,DGND,DGND,ADC_DVDD,ADC_VDD18,ADC_VDD,AGND,ADC_VINN -M,DGND,DGND,RSLT_PUSH_P,RSLT_PUSH_N,DGND,DGND,GLB_FB_RX_P,GLB_FB_RX_N,DGND,ADC_VDD18,ADC_VBIAS_IREF_RES,ADC_REF_SENSE,AGND -N,GLB_FB_TX_P,GLB_FB_TX_N,DGND,DGND,LVDSTX_CLKP,LVDSTX_CLKN,DGND,DGND,DGND,AGND,ADC_VR350,ADC_VR850,AGND +J,DGND,DAQ_GPIO<3>,DGND,LOC_LVCMOS<24>,DIG_VDD,LOC_LVCMOS<25>,LOC_LVCMOS<29>,DGND,VCO_VDD,VCO_VDD,AGND,VCTRL,AGND +K,LOC_LVCMOS<23>,LOC_LVCMOS<26>,LOC_LVCMOS<27>,LOC_LVCMOS<28>,DGND,LOC_LVCMOS<30>,DAQ_GPIO<2>,DGND,ADC_DVDD,AGND,ADC_VDD18,AGND,ADC_VINP +L,DAQ_GPIO<1>,DAQ_GPIO<0>,DGND,DGND,LOC_LVCMOS<31>,PI_SYNC_IN,DGND,DGND,ADC_DVDD,ADC_VDD,ADC_VDD18,AGND,ADC_VINN +M,DGND,DGND,RSLT_PUSH_P,RSLT_PUSH_N,DGND,DGND,GLB_FB_RX_P,GLB_FB_RX_N,DGND,ADC_VDD,ADC_VR350,ADC_VBIAS_IREF_RES,AGND +N,GLB_FB_TX_P,GLB_FB_TX_N,DGND,DGND,LVDSTX_CLKP,LVDSTX_CLKN,DGND,DGND,DGND,AGND,ADC_VR850,ADC_REF_SENSE,AGND diff --git a/pin_name.csv b/pin_name.csv index 2372b32..cbe4a0a 100644 --- a/pin_name.csv +++ b/pin_name.csv @@ -4,27 +4,27 @@ C1,PO_MISO,O/数字, spi数据输出，接4.7k上拉电阻到I/O电源 D2,PI_MOSI, I/数字, spi数据输入，接4.7k上拉电阻到I/O电源 G7,PI_CSN, I/数字, spi芯片片选，接4.7k上拉电阻到I/O电源 C3,PO_INTR_IRQ_N,OD/数字,数字开漏输出，上拉接控制器，异常请求低有效 -B8 A6,PI_CHIP_ID[2],I/数字,读出芯片的ID编号，可通过200欧电阻接I/O电源或地来设置芯片ID编号。 +B8 A6,PI_CHIP_ID[1:0],I/数字,读出芯片的ID编号，可通过200欧电阻接I/O电源或地来设置芯片ID编号。 L6,PI_SYNC_IN,I/数字,芯片同步触发信号，高有效 N5,LVDSTX_CLKP,O/数字,测试时钟输出 N6,LVDSTX_CLKN,^,^ E1,PI_PB_RST_N,I/数字,芯片复位信号，低有效 -F5 G5 H5,DIG_VDD,POWER,数字模块1.0V电源 -B5 C5 D5,IO_VDD,POWER,数字模块1.8V电源 -A1 A5 A7 B3 B6 C2 C4 C8 D1 D7 D8 E4 E5 E6 F1 F3 G2 G8 H4 H8 J1 J3 J5 J8 K5 K8 L3 L4 L7 L8 M1 M2 M5 M6 M9 N3 N4 N7 N8 N9,DGND,GROUND,数字地 -A9 B10,AVDD_ENCODER,POWER,DAC模拟1.0V编码器供电，可与其它DAC模拟1.0V共用电源轨道，磁珠隔离 -A11 B11,AVDD_P2S,POWER,DAC模拟1.0V并转串供电，可与其它DAC模拟1.0V共用电源轨道，磁珠隔离 -C10 D11,DAC_AVDD18,POWER,DAC模拟1.8V供电 -C9 D9,DAC_DVDD,POWER,DAC数字1.0V电源，可与DIG_VDD共电源轨道，磁珠隔离 -E10 F9,PLL_VDD18,POWER,PLL模拟1.8V电源 -G11 H11,PLL_VDD,POWER,PLL模拟1.0V电源，可与其它PLL模拟1.0V供电共用电源轨道，磁珠隔离 -J9 J10,VCO_VDD,POWER,VCO模拟1.0V电源，可与其它PLL模拟1.0V供电共用电源轨道，磁珠隔离 -G9 H9,PLL_DVDD,POWER,PLL数字1.0V供电，可与DIG_VDD共电源轨道，磁珠隔离 -K9 L9,ADC_DVDD,POWER,ADC数字1.0V电源，可与DIG_VDD共电源轨道，磁珠隔离 -L10 M10,ADC_VDD18,POWER,ADC模拟1.8V电源 -K11 L11,ADC_VDD,POWER,ADC模拟1.0V电源 +F5 G5 H5 J5,DIG_VDD,POWER,数字模块1.0V电源，过流需大于2000mA，需要去耦。 +A5 B5 C5 D5,IO_VDD,POWER,数字模块1.8V电源，过流需大于1000mA，需要去耦。 +A1 A7 B3 B6 C2 C4 C8 D1 D7 D8 E4 E5 E6 F1 F3 G2 G8 H4 H8 J1 J3 J8 K5 K8 L3 L4 L7 L8 M1 M2 M5 M6 M9 N3 N4 N7 N8 N9,DGND,GROUND,数字地 +A9 B10,AVDD_ENCODER,POWER,DAC模拟1.0V编码器供电，过流需大于400mA，可与其它DAC模拟1.0V共用电源轨道，磁珠隔离，需要去耦。 +A11 B11,AVDD_P2S,POWER,DAC模拟1.0V并转串供电，过流需大于150mA，可与其它DAC模拟1.0V共用电源轨道，磁珠隔离，需要去耦。 +C10 D11,DAC_AVDD18,POWER,DAC模拟1.8V供电，过流需大于120mA，需要去耦。 +C9 D9,DAC_DVDD,POWER,DAC数字1.0V电源，过流需大于50mA，可与DIG_VDD共电源轨道，磁珠隔离，需要去耦。 +E10 F9,PLL_VDD18,POWER,PLL模拟1.8V电源，过流需大于50mA，需要去耦。 +G10 H11,PLL_VDD,POWER,PLL模拟1.0V电源，过流需大于50mA，可与其它PLL模拟1.0V供电共用电源轨道，磁珠隔离，需要去耦。 +J9 J10,VCO_VDD,POWER,VCO模拟1.0V电源，过流需大于50mA，可与其它PLL模拟1.0V供电共用电源轨道，磁珠隔离，需要去耦。 +G9 H9,PLL_DVDD,POWER,PLL数字1.0V供电，过流需大于50mA，可与DIG_VDD共电源轨道，磁珠隔离，需要去耦。 +K9 L9,ADC_DVDD,POWER,ADC数字1.0V电源，过流需大于100mA，可与DIG_VDD共电源轨道，磁珠隔离，需要去耦。 +K11 L11,ADC_VDD18,POWER,ADC模拟1.8V电源，过流需大于200mA，需要去耦。 +L10 M10,ADC_VDD,POWER,ADC模拟1.0V电源，过流需大于400mA，需要去耦。 A10 A13 B9 B12 C11 C12 D10 D13 E9 E13 F10 F12 G12 H10 H13 J11 J13 K10 K12 L12 M13 N10 N13,AGND,GROUND,模拟地 -H2 H1 J4 H7 G3 F8 G6 G4 K4 K3 L5 K6 J7 J6 K2 K1 B4 B1 C6 B7 A3 A2 A8 A4 E7 E3 F6 E8 D3 C7 E2 D6,LOC_LVCMOS[32],POWER,loc_lvcmos[q\*2+1:q\*2]为解模频点q的反馈结果，00、01、10、11电平分别对应0、1、2态和未定义态 +L5 K6 J7 K4 K3 K2 J6 J4 K1 A2 F8 F6 B1 D3 E3 G6 E2 G4 G3 H7 H1 H2 A3 D6 B4 E7 E8 C6 B7 C7 A4 A8,LOC_LVCMOS[31:0],POWER,loc_lvcmos[q\*2+1:q\*2]为解模频点q的反馈结果，00、01、10、11电平分别对应0、1、2态和未定义态 M3,RSLT_PUSH_P,O/数字,采集结果数据发送接口 M4,RSLT_PUSH_N,^,^ F7,PO_READ_REQ_N,OD/数字,数字开漏输出，上拉接控制器，读请求低有效 @@ -32,25 +32,25 @@ M7,GLB_FB_RX_P,I/数字,反馈结果数据接收接口 M8,GLB_FB_RX_N,^,^ N1,GLB_FB_TX_P,O/数字,反馈结果数据发送接口 N2,GLB_FB_TX_N,^,^ -L1 L2 J2 K7,DAQ_GPIO[4], IO/数字, daq预留GPIO +J2 K7 L1 L2,DAQ_GPIO[3:0], IO/数字, daq预留GPIO D4,PO_PUMP_EN,O/数字,Pump使能信号输出 B2,PO_DEBUG_OUT,O/数字,PLL模块模拟地，采用全局地GND -H3 H6 F2 G1,AWG_GPIO[4],IO/数字, awg预留GPIO +F2 G1 H6 H3,AWG_GPIO[3:0],IO/数字, awg预留GPIO B13,DAC_VOUTP,O/模拟,DAC模拟输出 C13,DAC_VOUTN,^,^ -D12,DAC_VBIAS_IREF_RES,POWER,偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。 -A12,VREF500IN,POWER,DAC外部500 mV参考，需要去偶 -F13,CLK_REF_P,I/模拟,参考/采样时钟输入 -G13,CLK_REF_N,^,^ -G10,PLL_VREF520,I/模拟,PLL外部520 mV参考电压，需要去偶 +E12,DAC_VBIAS_IREF_RES,POWER,偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。 +G11,VREF500IN,POWER,DAC外部500 mV参考，需要去耦 +G13,CLK_REF_P,I/模拟,参考/采样时钟输入 +F13,CLK_REF_N,^,^ +A12,PLL_VREF520,I/模拟,PLL外部520 mV参考电压，需要去耦 H12,CP_OUT,O/模拟,PLL电荷泵电压输出 J12,VCTRL,I/模拟,PLL内部VCO控制电压 E11,BIAS_CAP,/,PLL偏置去耦，接片外电容100n电容 -F11,RES_2K,/,PLL接片外电阻2K -E12,PORT_BIAS_TB,O/模拟,PLL加滤波电容，10uF*1，1uF*1，0.1uF*3 +D12,RES_2K,/,PLL接片外电阻2K +F11,PORT_BIAS_TB,O/模拟,PLL加滤波电容，10uF*1，1uF*1，0.1uF*3 K13,ADC_VINP,I/模拟,ADC模拟输入信号 L13,ADC_VINN,^,^ -N12,ADC_VR850,I/模拟,ADC外部850 mV参考，需要去偶 -N11,ADC_VR350,I/模拟,ADC外部350 mV参考，需要去偶 -M12,ADC_REF_SENSE,I/模拟,ADC 带隙电压内外部切换，1.8 V选择内部，0.52V选择外部 -M11,ADC_VBIAS_IREF_RES,O/模拟,ADC偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。 +N11,ADC_VR850,I/模拟,ADC外部850 mV参考，需要去耦 +M11,ADC_VR350,I/模拟,ADC外部350 mV参考，需要去耦 +N12,ADC_REF_SENSE,I/模拟,ADC 带隙电压内外部切换，1.8 V选择内部，0.52V选择外部 +M12,ADC_VBIAS_IREF_RES,O/模拟,ADC偏置电路基准电流，外接5.2K电阻，并联10 uF去耦电容。 diff --git a/读出芯片用户使用手册.md b/读出芯片用户使用手册.md index 963e99a..02ef7fb 100644 --- a/读出芯片用户使用手册.md +++ b/读出芯片用户使用手册.md @@ -39,8 +39,8 @@ RBPU16是一款用于量子比特态信息读出的一款SoC芯片， TODO # 3. 管脚描述 -![alt text](assets/pin_map.png) 芯片配置，顶视图 +![pin_map](assets/pin_map.png) 芯片管脚描述如下 @import "pin_name.csv"